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PCIe比以前的標準有許多改進，包括更高的最大系統總線吞吐量，更低的I/O引腳數量和更小的物理尺寸，更好的總線設備性能縮放，更詳細的錯誤檢測和報告機制（高級錯誤報告，AER）和本機熱插拔功能。 PCIe標準的更新版本為I/O虛擬化提供了硬件支持。

PCI Express電接口也用於各種其他標準，最值得注意的是作為筆記本電腦擴展卡接口的ExpressCard以及作為計算機存儲接口的SATA Express。

PCI Express 2.0規範的主要在數據傳輸速度上做出了重大升級，即從以前的2.5GT/s總線頻率翻倍至5GT/s，這也就是説以前PCI Express 2.0 x16接口能夠翻番達到驚人的8GB/s總線帶寬（1GB/s=8Gbps）。

PCI-E 3.0是生產中可用於主流個人電腦的擴展卡的最新標準。也有還未退市的PCI-E（即1.0版）。而在2009年的第二季度發佈的AMD RD890芯片組將率先支持PCI-E 3.0版本。2.0比1.0帶寬提高一倍，而3.0比2.0版帶寬又提升一倍，為5GHz x 4。

1、重點是PCI Express總線頻率提升：每條串行線路的數據傳輸率從2.5Gbps翻番至5Gbps，帶寬也隨之翻倍。

2、可更好地支持未來高端顯卡，即使功耗達到225W或者300W也只需PCI Express單獨供電即可。

3、新增“輸入輸出虛擬化”(IOV)技術，可以讓多台虛擬機共享網卡等PCI設備。

4、PCI-E線纜子規範可讓PCI設備通過標準化銅纜線接入計算機，而且每條線路的速度都能達到2.5Gbps，適用於為高端服務器加入多塊網卡作為輸入輸出擴展模塊等場合。

5、最後是代號“Geneseo”的長期規劃。該技術與Intel、IBM等業界巨頭合作開發，可讓圖形處理單元、加密處理單元等協處理器更好地與中央處理器緊密相連。

6、對動態鏈路速度和鏈路寬度管理、以及活動狀態電源管理(ASPM)進行相關改進。

EMC公司最近更新的緩存策略鞏固了固態PCI Express在服務器中的地位，並將和其他IT廠商一起為提升企業數據存儲的效率扮演重要的角色。

但是PCI Express flash是否從根本上影響了整個行業以及是否對典型的數據中心具有吸引力仍然值得討論。固態存儲技術具有兩面性，IT企業對新挑戰還是抱有謹慎的態度。但是沒人會否認PCIe不論是在緩存還是在主存裏提升的優越性能。

PCIe的主要優勢在於其減少延遲的能力。PCIe設備和PCIe總線直接相連，使緩存和數據更接近CPU。他們消除了傳統存儲協議的開銷，並且EMC認為在合適的條件下能實現遠遠優於從08年開始銷售的串列SCSI和SATA的固態硬盤SSD的性能。 ^[1] 

在概念上，PCI Express總線是較舊的PCI/ PCI-X總線的高速串行替換。PCI Express總線與舊PCI之間的主要區別之一是總線拓撲。 PCI使用共享並行總線架構，其中PCI主機和所有設備共享一組通用的地址，數據和控制線。 相比之下，PCI Express基於點到點拓撲，單獨的串行鏈路將每個設備連接到根系統（主機）。 由於其共享總線拓撲，可以對單個方向上的PCI總線進行仲裁（在多個主機的情況下），並且一次限制為一個主機。 此外，舊的PCI時鐘方案將總線時鐘限制在總線上最慢的外設（不管總線事務中涉及的設備如何）。 相比之下，PCI Express總線鏈路支持任何兩個端點之間的全雙工通信，同時跨多個端點的併發訪問沒有固有的限制。

在總線協議方面，PCI Express通信封裝在數據包中。打包和解包數據和狀態消息流量的工作由PCI Express端口的事務層處理，電信號和總線協議的根本差異需要使用不同的機械外形尺寸和擴展連接器（因此，需要新的主板和新的適配器板）; PCI插槽和PCI Express插槽不可互換。在軟件級別，PCI Express保留與PCI的向後兼容性; 傳統的PCI系統軟件可以檢測和配置較新的PCI Express設備，而無需顯式支持PCI Express標準，但是新的PCI Express功能無法訪問。兩個設備之間的PCI Express鏈路可以由1個到32個通道組成。 在多通道鏈路中，分組數據在通道上條帶化，並且峯值數據吞吐量與整個鏈路寬度成比例。通道計數在設備初始化期間自動協商，並且可以被任一端點限制。例如，單通道PCI Express（×1）卡可以插入多通道插槽（×4，×8等），初始化週期自動協商最高相互支持的通道數。該鏈接可以動態地自動配置自己，以便使用較少的通道，在存在不良或不可靠的通道的情況下提供故障容限。PCI Express標準定義了多個寬度的插槽和連接器：×1，×4，×8，×12，×16和×32。這允許PCI Express總線服務於不需要高吞吐量的成本敏感型應用，以及諸如3D圖形，網絡（萬兆以太網或多端口千兆位以太網）和企業級存儲（SAS或光纖通道）等關鍵性能的應用。

作為參考，使用四路（×4）的PCI-X（133MHz 64位）設備和PCI Express 1.0設備具有大致相同的峯值單向傳輸速率為1064MB / s。 在多個設備同時傳輸數據的情況下，或者與PCI Express外設的通信是雙向的情況下，PCI Express總線具有比PCI-X總線更好的性能。

PCI Express設備通過稱為互連或鏈路的邏輯連接進行通信。鏈路是兩個PCI Express端口之間的點對點通信通道，允許它們發送和接收普通PCI請求（配置，I / O或存儲器讀/寫）和中斷（INTx，MSI或MSI-X） 。 在物理層面上，一條鏈路由一條或多條通道組成。低速外設（例如802.11 Wi-Fi卡）使用單通道（×1）鏈路，而圖形適配器通常使用更寬更快的16通道鏈路。

通道由兩個差分信號對組成，一對用於接收數據，另一對用於發送。 因此，每個通道由四條線或信號跡線組成。在概念上，每條通道用作全雙工字節流，在鏈路端點之間的兩個方向同時傳輸8位“字節”格式的數據包。物理PCI Express鏈路可能包含1個到32個通道，更精確地包括1,2,4,8,12,16或32個通道。通道計數用“×”前綴（ 例如“×8”表示八通道卡或插槽），×16是常用的最大尺寸。

由於後者的固有限制，包括半雙工操作，超量信號計數以及由於定時偏移引起的固有的較低帶寬，因此，傳統的並行總線選擇了綁定串行總線架構。定時偏移來自在不同長度的導線，潛在不同的印刷電路板（PCB）層和可能不同的信號速度下行進的並行接口內的分離的電信號。儘管作為單個字同時傳輸，並行接口上的信號具有不同的行進持續時間，並在不同時間到達其目的地。當接口時鐘週期短於信號到達之間的最大時間差時，就不可能恢復傳輸的字。由於並行總線上的定時偏移量可能達到幾納秒，因此所產生的帶寬限制在幾百兆赫的範圍內。

串行接口不會出現定時偏移，因為每個通道中每個方向只有一個差分信號，並且由於時鐘信息嵌入在串行信號本身中，所以沒有外部時鐘信號。因此，串行信號的典型帶寬限制在幾千兆赫範圍內。 PCI Express是串行互連替代並行總線的一般趨勢的一個例子;其他示例包括Serial ATA（SATA），USB，Serial Attached SCSI（SAS），FireWire（IEEE 1394）和RapidIO。在數字視頻中，常用的例子有DVI，HDMI和DisplayPort。

多通道串行設計增加了靈活性，其能夠為較慢的設備分配較少的通道。

PCI Express卡適合其物理尺寸或更大的插槽（使用×16作為最大的），但可能不適合更小的PCI Express插槽;例如，×16卡可能不適合×4或×8插槽。一些插槽使用開放式插座來允許物理上更長的卡，並協商最佳的電子和邏輯連接。

實際連接到插槽的通道數量也可能 ^[2]  少於物理槽大小所支持的數量。一個例子是一個×16插槽可以運行×1、×2、×4、×8、×16的卡，當運行×4卡時只提供4條通道。其規格可以讀為“×16（×4模式）”，而“×size @×速度”符號（“×16 @×4”）也是常見的。優點是這樣的插槽可以容納更大範圍的PCI Express卡，而不需要主板硬件來支持全傳輸速率。

卡本身設計和製造各種尺寸。例如，以PCI Express卡形式出現的固態驅動器（SSD）通常使用HHHL（半高，半長）和FHHL（全高，半長）來描述卡的物理尺寸。（右圖中上面四個為PCIe插槽，最下面一個為PCI插槽）

下表列出了PCI Express卡上邊緣連接器每側的導線。 印刷電路板（PCB）的焊接側為A側，元件側為B側。PRSNT1#和PRSNT2#引腳必須稍短於其他引腳，以確保熱插拔卡完全插入。WAKE#引腳使用全電壓喚醒計算機，但必須從備用電源拉高以指示卡是可以喚醒。

所有PCI Express卡在+ 3.3V（9.9W）可能消耗高達3A。它們可能消耗的+12V和總功率取決於卡的類型：

可選連接器增加75 W（6引腳）或150 W（8引腳）+12 V電源，然後可以達到總共300 W（2×75 W + 1×150 W）。一些卡使用兩個8針連接器，但這還沒有標準化，因此這種卡不能攜帶官方的PCI Express標誌。該配置允許總共375 W（1×75 W + 2×150 W），並且可能會通過PCI-SIG與PCI Express 4.0標準進行標準化。 8針PCI Express連接器可能與EPS12V連接器混淆，EPS12V連接器主要用於為SMP和多核系統供電。

基於PCI Express的PCI Express迷你卡（也稱為Mini PCI Express，Mini PCIe，Mini PCI-E，mPCIe和PEM）是Mini PCI外形尺寸的替代品。 它是由PCI-SIG開發的。 主機設備支持PCI Express和USB 2.0連接，每個卡都可以使用任一標準。 大多數筆記本電腦2005年之後構建使用PCI Express進行擴展卡; 然而，截至2015年，許多供應商正在為此目的使用較新的M.2外形尺寸。

由於尺寸不同，PCI Express迷你卡與標準全尺寸PCI Express插槽不兼容; 然而，存在允許它們在全尺寸插槽中使用的被動適配器。

PCI Express迷你卡的尺寸為全迷你卡的30×50.95毫米（寬度×長度）。 有一個52針邊緣連接器，由0.8 mm間距的兩個交錯行組成。 每行有八個觸點，一個間隙相當於四個觸點，然後另外18個觸點。 板的厚度為1.0毫米，不包括部件。 還規定了“半迷你卡”（有時簡稱為HMC），其大約一半的物理長度為26.8毫米。

PCI Express迷你卡邊緣連接器提供多種連接和總線：

儘管共享Mini PCI Express外形，但是mSATA插槽不一定與Mini PCI Express兼容。因此，僅某些筆記本與mSATA驅動器兼容。大多數兼容系統都是基於英特爾的Sandy Bridge處理器架構，使用了Huron River平台。 2011年3月至4月發佈的聯想ThinkPad T，W和X系列筆記本電腦在WWAN卡槽中支持mSATA SSD卡。 ThinkPad Edge E220s / E420s以及Lenovo IdeaPad Y460 / Y560也支持mSATA。

一些筆記本電腦（特別是華碩Eee PC，蘋果MacBook Air以及戴爾mini9和mini10）使用PCI Express迷你卡作為固態硬盤。該變體使用預留和幾個非保留引腳來實現SATA和IDE接口直通，只保留USB，地面線，有時候還有核心PCIe×1總線保持不變。這使得“miniPCIe”閃存和固態驅動器出售上網本大部分與真正的PCI Express Mini實現不兼容。

此外，典型的華碩miniPCIe SSD長71毫米，導致戴爾51毫米的型號經常被錯誤地稱為半長。 2009年宣佈推出一款真正的51 mm Mini PCIe SSD，具有兩個堆疊的PCB層，可以提供更高的存儲容量。被宣佈的設計中保留了PCIe接口，使其與標準的mini PCIe插槽兼容。目前還沒有工業產品開發。

英特爾擁有眾多台式機主板，其PCIe×1迷你卡插槽通常不支持mSATA SSD。在英特爾支持網站上提供了PCIe x1 Mini-Card插槽（通常與SATA端口複用）本機支持mSATA的台式機主板列表。

新版本的Mini PCI Express，M.2替代了mSATA標準。 通過M.2連接器提供的計算機總線接口是PCI Express 3.0（最多四個通道），Serial ATA 3.0和USB 3.0（後兩者的單個邏輯端口）。 這取決於主機支持和設備類型的所需級別，由M.2主機或設備的製造商決定要支持哪些接口。

PCI Express外部電纜PCI Express外部佈線（也稱為外部PCI Express，電纜PCI Express或ePCIe）規格由PCI-SIG於2007年2月發佈。

標準電纜和連接器已定義為×1，×4，×8和×16鏈路寬度，每個通道的傳輸速率為250 MB / s。 PCI-SIG也期望規範將演進到500 MB / s，如PCI Express 2.0。 最大電纜長度保持不變。 使用電纜PCI Express的一個例子是一個金屬外殼，其中包含許多PCI插槽和PCI-to-ePCIe適配器電路。 如果沒有ePCIe規範，此設備將無法實現。

其他幾種類型的擴展卡來自PCIe，這些包括：

·高低卡

·ExpressCard：PC卡的後續版本（帶×1個PCIe和USB 2.0;可熱插拔）

·PCI Express ExpressModule：為服務器和工作站定義的熱插拔模塊化形式

·XQD卡：CompactFlash協會的基於PCI Express的閃存卡標準

·XMC：類似於CMC / PMC外形（VITA 42.3）

·AdvancedTCA：對更大應用的CompactPCI的補充;支持基於串行的背板拓撲

·AMC：對AdvancedTCA規範的補充;支持ATCA板上的處理器和I / O模塊（×1，×2，×4或×8 PCIe）。

·FeaturePak：適用於嵌入式和小型應用的小型擴展卡格式（43×65 mm），可在高密度連接器以及USB，I2C和多達100個I / O點上實現兩個1 PCIe連接

·通用IO：Super Micro Computer Inc的一款變體，專門用於低調機架式機箱。它的連接器支架相反，因此它不能裝在普通的PCI Express插座中，但它是引腳兼容的，如果拆下支架，可以插入。

·Thunderbolt：Intel的一個變體，它結合了DisplayPort和PCIe協議，與Mini DisplayPort兼容。 Thunderbolt 3.0還結合了USB 3.1，並使用USB Type-C外形尺寸，而不是Mini DisplayPort。

·串行數字視頻輸出：一些9xx系列英特爾芯片組允許將集成視頻的另一個輸出添加到PCIe插槽（主要是專用和16通道）。

·M.2（以前稱為NGFF）

·M-PCIe通過M-PHY物理層將PCIe 3.0帶到移動設備（如平板電腦和智能手機）

·U.2（以前稱為SFF-8639）

在早期開發中，PCIe最初被稱為HSI（用於高速互連），並在最終確定其PCI-SIG名稱PCI Express之前，將其名稱更改為3GIO（第三代I / O）。 名為阿拉帕霍工作組（AWG）的技術工作組制定了該標準。 對於初稿，特設工作組只包括英特爾工程師; 隨後特設工作組擴大到包括行業夥伴。

PCI Express是一項不斷髮展和完善的技術。

截至2013年，PCI Express版本4已經起草，預計在2017年將達到最終規格。在2016年PCI SIG的年度開發者大會上和英特爾開發者論壇上，Synopsys展示了一款在PCIe 4.0上運行的系統，而Mellanox提供了一個合適的網卡。

2003年，PCI-SIG推出了PCIe 1.0a，每通道數據速率為250 MB / s，傳輸速率為每秒2.5 gigatransfer（GT / s）。 傳輸速率表示為每秒傳輸量，而不是每秒位數，因為傳輸量包括不提供額外吞吐量的開銷位; PCIe 1.x使用8b / 10b編碼方案，導致佔用了20% （= 2/10）的原始信道帶寬。

2005年，PCI-SIG推出了PCIe 1.1。 此更新的規範包括澄清和幾項改進，但與PCI Express 1.0a完全兼容。 數據速率沒有變化。

PCI-SIG於2007年1月15日宣佈推出PCI Express Base 2.0規範。PCIe 2.0標準將PCIe 1.0至5 GT / s的傳輸速率提高了一倍，每通道吞吐量從250 MB / s上升到500 MB / s。因此，32通道PCIe連接器（×32）可支持高達16 GB / s的總吞吐量。

PCIe 2.0主板插槽與PCIe v1.x卡完全向後兼容。 PCIe 2.0卡也通常使用PCI Express 1.1的可用帶寬向下兼容PCIe 1.x主板。總體來説，為v2.0設計的顯卡或主板將與另一個v1.1或v1.0a配合使用。

PCI-SIG還表示，PCIe 2.0具有對點對點數據傳輸協議及其軟件架構的改進。

英特爾首款支持PCIe 2.0的芯片組是X38，截至2007年10月21日，各種廠商（Abit，Asus，Gigabyte）開始出貨。AMD開始使用其AMD 700芯片組系列支持PCIe 2.0，nVidia從MCP72開始。Intel的所有芯片組，包括Intel P35芯片組，都支持PCIe 1.1或1.0a。

像1.x一樣，PCIe 2.0使用8b / 10b編碼方案，因此每通道提供5 GT / s原始數據速率的有效4 Gbit / s最大傳輸速率。

PCI Express 2.1（其規範日期為2009年3月4日）支持計劃在PCI Express 3.0中全面實施的大部分管理，支持和故障排除系統。 但是，速度與PCI Express 2.0相同。 不幸的是，插槽功率的增加打破了PCI Express 2.1卡和1.0 / 1.0a的一些較舊的主板之間的向後兼容性，但是大多數具有PCI Express 1.1連接器的主板都由廠商通過實用程序提供BIOS更新，以支持向後兼容性 的PCIe 2.1。

PCI Express 3.0基本規範版本3.0在多個延遲之後於2010年11月提供。 2007年8月，PCI-SIG宣佈PCI Express 3.0將以每秒8吉比特的速度（GT / s）進行比特率，並且將與現有的PCI Express實現向後兼容。當時還宣佈，PCI Express 3.0的最終規範將延遲到2010年第二季度。PCI Express 3.0規範的新功能包括增強信令和數據完整性的一些優化，包括髮射機和接收機均衡，PLL改進，時鐘數據恢復和當前支持的拓撲的通道增強。

PCI-SIG的分析發現，在PCI-SIG互連帶寬擴展的可行性方面進行了為期6個月的技術分析，發現每秒8個千兆傳輸速率可以在主流硅工藝技術中製造，並且可以部署在現有的低成本材料和基礎設施上，同時保持對PCI Express協議棧的完全兼容性（可忽略不計的影響）。

PCI Express3.0將編碼方案從之前的8b / 10b編碼升級到128b / 130b，將帶寬開銷從PCI Express 2.0的20%降低到大約1.54%（= 2/130）。這通過稱為“加擾”的技術來實現，該技術將已知的二進制多項式應用於反饋拓撲中的數據流。因為加擾多項式是已知的，所以可以通過使用反多項式的反饋拓撲運行數據來恢復數據。 PCI Express 3.0的8 GT / s比特率有效地提供每通道985 MB / s，實際上相對於PCI Express 2.0的通道帶寬翻倍

2010年11月18日，PCI特別興趣小組正式向其成員發佈了完成的PCI Express 3.0規範，以便根據新版本的PCI Express構建設備。

2013年9月，PCI Express 3.1規格已經宣佈在2013年底或2014年初發布，在三個方面整合了PCI Express 3.0規範的各種改進：電源管理，性能和功能它於2014年11月發佈。

2011年11月29日，PCI-SIG宣佈PCI Express 4.0提供16Gb / s比特率，使PCI Express 3.0提供的帶寬增加一倍，同時保持軟件支持和二手機械接口的向後兼容性。 PCI Express 4.0規格也將帶來OCuLink-2，這是Thunderbolt連接器的替代品。 OCuLink版本2將具有高達16 GT / s（總共8GB / s×4通道），而Thunderbolt 3連接器的最大帶寬為5GB / s。 另外，還要研究主動和空閒功率優化。 最終規格預計將於2017年發佈。

在2016年8月，Synopsys在英特爾開發者論壇上展示了運行PCIe 4.0的測試機。 他們的知識產權已經授權給幾家計劃在2016年底提供其芯片和產品的公司。

2019年5月28日，PCIe 5.0發佈。 ^[9] 

2022年1月12日，PCI-SIG 組織正式發佈了 PCIe 6.0 標準，速度達到了 64 GT / s。 ^[5] 

2022年1月27日，Rambus全球首個發佈了完全符合PCIe 6.0的控制器，支持全部新特性，主要面向高性能計算、數據中心、人工智能與機器學習、汽車、物聯網、國防、航空等高精尖領域。該控制器支持PCIe 6.0 64GT/s傳輸數據率，x1通道即可帶來8GB/s的單向物理帶寬(相當於PCIe 4.0 x4)，x16則高達256GB/s，雙向就是512GB/s。 ^[6] 

2022年6月22日，發佈和維護 PCIe 標準的聯盟 PCI-SIG 宣佈推出最新一代 PCIe 規範 PCIe 7.0 或 PCIe Gen 7 。最新一代 PCIe 帶寬翻了一番，在一條通道 (x1) 上單向實現 128GT / s 或 128Gbps 總吞吐量。綜上所述，在 PCIe x16 插槽上，與獨立顯卡一樣，雙向總理論吞吐量為 512GB / s。同時，通常與 x4 PCIe 插槽配對的 NVMe SSD 可提供高達 64GB / s 的單向速度。最終規格將於 2025 年發佈。 ^[7] 

2023年6月，PCI-SIG敲定了 PCIe Gen7（PCIe 7.0）v0.3 版本的草案，按照設計，其帶寬相比 PCIe 6.0 再次翻倍，速度從 64 GT/s 增加到 128 GT/s，同樣採用 PAM4 調製信令，編碼模式為 1b / 1b，向下兼容之前所有的 PCIe 版本。 ^[8] 

2018年6月，SD協會已經基本完成了全新一代SD 7.0標準規範的制定工作，計劃在2018年6月26-28日上海舉辦的MWC大會上正式公佈。 ^[3] 

一些供應商提供PCIe光纖產品，但這些通常僅在特定情況下才能使用，其中透明PCIe橋接優於使用更主流的標準（如InfiniBand或以太網），可能需要額外的軟件支持它當前的實現集中於距離而不是原始帶寬，並且通常不實現全×16鏈路。

Thunderbolt由英特爾和蘋果公司共同開發，作為將DisplayPort端口組合在一起的通用高速接口，最初旨在成為全光纖接口，但由於創建消費者友好的光纖互連大多數早期實現是混合銅纖維系統。一個顯着的例外，Sony VAIO Z VPC-Z2使用帶有光學組件的非標準USB端口連接到外置PCIe顯示適配器。蘋果一直是2011年Thunderbolt採用的主要動力，儘管其他幾家供應商已經宣佈推出具有Thunderbolt的新產品和系統。

移動PCIe規範（縮寫為M-PCIe）允許PCI Express架構在MIPI Alliance的M-PHY物理層技術上運行。基於已經廣泛採用的M-PHY及其低功耗設計，移動PCIe允許PCI Express在平板電腦和智能手機中使用。

OCuLink（代表“光銅鏈路”）是“電纜版PCI Express”的擴展，作為Thunderbolt接口版本3的競爭對手。將於2015年秋季發佈的OCuLink版本1.0支持通過銅纜佈線的PCIe 3.0 x4通道（8 GT / s，3.9 GB / s）光纖版可能會在將來出現。

PCIe鏈路是圍繞稱為通道的串行（1位）點對點連接的專用單向耦合的。 這與早期的PCI連接形成鮮明對比，PCI連接是基於總線的系統，其中所有設備共享相同的雙向32位或64位並行總線。

PCI Express是一種分層協議，由事務層，數據鏈路層和物理層組成。 數據鏈路層被細分為包括媒體訪問控制（MAC）子層。 物理層被細分為邏輯和電子子層。 物理邏輯子層包含物理編碼子層（PCS）。 這些術語借鑑了IEEE 802網絡協議模型。

PCIe物理層（PHY，PCIEPHY，PCI Express PHY或PCIe PHY）規範分為兩個子層，對應於電氣和邏輯規範。邏輯子層有時被進一步劃分為MAC子層和PCS，儘管該劃分不是PCIe規範的正式部分。英特爾公佈的PCI Express（PIPE）PHY接口（58）定義了MAC / PCS功能分區以及這兩個子層之間的接口。 PIPE規範還標識了物理介質連接（PMA）層，其中包括串行器/解串器（SerDes）和其他模擬電路;然而，由於SerDes實現在ASIC供應商之間差異很大，PIPE沒有指定PCS和PMA之間的接口。

在電平上，每個通道由兩個以2.5,5,8或16 Gbit / s為單位的單向LVDS對組成，具體取決於協商的能力。發送和接收是單獨的差分對，每個通道總共有四條數據線。

任何兩個PCIe設備之間的連接稱為鏈路，並且由一個或多個通道的集合構建。所有設備必須最低限度地支持單通道（×1）鏈路。設備可以可選地支持由2,4,8,12,16或32個通道組成的更寬的鏈路。這樣可以通過兩種方式實現非常好的兼容性：

PCIe卡在任何至少與其一樣大的插槽中物理適配（並且正常工作）（例如，x尺寸的卡將在任何大小的插槽中工作）;

只要提供較大物理槽所需的地面連接，則物理尺寸較大（例如×16）的槽可以更少的通道連線（例如，×1，×4，×8或×12）尺寸。

在這兩種情況下，PCIe協商最高相互支持的通道數。驗證了許多顯卡，主板和BIOS版本，以支持同一連接上的×1，×4，×8和×16連接。

儘管這兩者將是信號兼容的，但通常不可能將一個物理上更大的PCIe卡（例如，×16尺寸的卡）放置在較小的插槽中 - 儘管如果PCIe插槽被更改或者使用了提升板，大多數主板會允許這個。 PCIe連接器的寬度為8.8 mm，高度為11.25 mm，長度可變。連接器的固定部分長度為11.65mm，包含兩行11（總共22個），另一部分的長度根據通道數量而變化。引腳以1mm間隔隔開，進入連接器的卡的厚度為1.8mm。

PCIe通過與數據相同的鏈接發送所有控制消息，包括中斷。串行協議永遠不會被阻止，所以延遲仍然與具有專用中斷線的常規PCI相當。

在多通道鏈路上發送的數據被交織，這意味着每個連續的字節被連續通過。 PCIe規範將這種交織作為數據條帶化。在需要大量硬件複雜性來同步（或去偏移）輸入條帶數據的同時，條帶化可以顯着減少鏈路上第n個字節的延遲。雖然通道沒有緊密同步，但對於2.5 / 5/8 GT / s，通道偏差為20/8/6 ns，因此硬件緩衝區可以重新對齊條帶數據。由於填充要求，條帶化可能不一定會降低鏈路上的小數據包的等待時間。

與其他高數據速率串行傳輸協議一樣，時鐘嵌入在信號中。在物理層面上，PCI Express2.0使用8b / 10b編碼方案來確保連續相同數字（零或1）的字符串的長度有限。該編碼用於防止接收機丟失位邊緣的位置。在這種編碼方案中，每個八（未編碼）有效載荷數據位被替換為發送數據的10（編碼）比特，導致電帶寬中的20%開銷。為了提高可用帶寬，PCI Express 3.0版代替使用128b / 130b編碼加擾。 128b / 130b編碼依賴於加擾來限制數據流中相同數字串的運行長度，並確保接收機保持同步到發射機。它還通過防止發送的數據流中的重複數據模式來降低電磁干擾（EMI）。

數據鏈路層為PCIe Express鏈路執行三個重要服務：

對由事務層生成的事務層數據包（TLP）進行排序，

通過確認協議（ACK和NAK信令）確保在兩個端點之間可靠地傳遞TLP，這些確認協議明確要求重播未確認/不良TLP，初始化和管理流量控制信用

在發送側，數據鏈路層為每個輸出TLP生成遞增序列號。它作為每個傳輸的TLP的唯一標識標籤，並被插入到出站TLP的頭部。 32位循環冗餘校驗碼（在本上下文中稱為鏈路CRC或LCRC）也附加到每個輸出TLP的末尾。

在接收端，接收的TLP的LCRC和序列號都在鏈路層中被驗證。如果LCRC檢查失敗（指示數據錯誤）或序列號超出範圍（從上一次有效接收到的TLP不連續），則壞TLP以及在壞TLP之後接收的任何TLP，被認為是無效和被丟棄。接收方向無效TLP的序列號發送一個否定的確認消息（NAK），請求重新發送該序列號的所有TLP。如果接收的TLP通過LCRC檢查並具有正確的序列號，則被視為有效。鏈路接收器增加序列號（跟蹤最後接收的良好TLP），並將有效的TLP轉發到接收者的事務層。 ACK消息被髮送到遠程發射機，指示TLP被成功地接收（並且擴展了所有具有過去序列號的TLP）。

如果發射機接收到NAK消息，或者在超時時間段到期之前沒有接收到確認（NAK或ACK），則發射機必須重發所有缺少肯定確認（ACK）的TLP。除了設備或傳輸介質的持續故障之外，鏈路層提供與事務層的可靠連接，因為傳輸協議確保在不可靠介質上傳送TLP。

除了發送和接收由事務層生成的TLP之外，數據鏈路層還生成並消耗DLLP，數據鏈路層數據包。 ACK和NAK信號通過DLLP進行通信，流控信用信息，一些電源管理消息和流控信用信息（代表事務層）也是如此。

實際上，鏈路上的未確認TLP的數量受到兩個因素的限制：發射機的重播緩衝區的大小（必須存儲所有發送的TLP的副本，直到遠程接收機確認它們），以及流量控制接收機發給發射機的信用。 PCI Express要求所有接收者發出最少數量的信用，以保證一個鏈路允許發送PCIConfig TLP和消息TLP。

PCI Express實現拆分事務（具有請求和響應時間間隔的事務），允許鏈接攜帶其他流量，而目標設備收集響應的數據。

PCI Express使用基於信用的流量控制。在該方案中，設備在其事務層中為每個接收到的緩衝器通告初始信用量。鏈接相對端的設備在向該設備發送交易時，會計算每個TLP從其帳户中消耗的信用數量。發送設備只能在這樣做時才傳輸TLP，使其消費的信用計數不超過其信用限額。當接收設備從其緩衝區完成TLP的處理時，它向發送設備發出信用回報信號，從而將信用額度增加了恢復的數量。信用計數器是模塊化計數器，消費信用與信用限額的比較需要模數運算。這種方案的優點（與其他方法，如等待狀態或基於握手的傳輸協議相比）是信用回報的延遲不會影響性能，前提是不會遇到信用額度。如果每個設備設計有足夠的緩衝區大小，則通常滿足這一假設。

經常引用PCIe 1.x，以支持每個方向每個通道250 MB / s的數據速率。這個數字是從物理信令速率（2.5千兆位）除以編碼開銷（每個字節10位）的計算。這意味着十六行（×16）PCIe卡理論上能夠達到16×250 MB / s =每個方向4 GB / s。雖然這在數據字節方面是正確的，但更有意義的計算是基於可用的數據有效載荷速率，這取決於流量的簡檔，這是高級（軟件）應用程序和中間協議級別的函數。

像其他高數據速率串行互連繫統一樣，由於附加的傳輸魯棒性（CRC和確認），PCIe具有協議和處理開銷。長時間連續的單向傳輸（例如高性能存儲控制器中的那些）可以接近PCIe的原始（通道）數據速率的95%。這些轉移也可以從增加通道數量（×2，×4等）中獲得最大收益。但是在更典型的應用（如USB或以太網控制器）中，流量簡檔的特徵是具有頻繁強制確認的短數據包。由於分組解析和強制中斷（在設備的主機接口或PC的CPU）中的開銷，這種流量會降低鏈路的效率。作為連接到相同印刷電路板的設備的協議，它不需要與用於長距離通信的協議的傳輸錯誤相同的容限，因此這種效率的損失對於PCIe不是特別的。

PCI Express在消費者，服務器和工業應用中運行，作為主板級互連（連接主板外圍設備），無源背板互連以及作為附加板的擴展卡接口。

在幾乎所有現代（截至2012年）PC（從消費者筆記本電腦和台式機到企業數據服務器）中，PCIe總線作為主要的主板級互連，將主機系統處理器與集成外設（表面貼裝IC）連接起來，和附加外設（擴展卡）。在大多數這些系統中，PCIe總線與一個或多個傳統PCI總線共存，以便與大量傳統PCI外設的向後兼容。

截至2013年，PCI Express已將AGP替換為新系統上顯卡的默認界面。 AMD（ATI）和Nvidia自2010年以來發布的幾乎所有型號的顯卡都使用PCI Express。 Nvidia使用PCIe的高帶寬數據傳輸作為其可擴展鏈路接口（SLI）技術，它允許同一芯片組和型號的多個顯卡串聯運行，從而提高性能。 AMD還開發了基於PCIe的多GPU系統，稱為CrossFire。 AMD和Nvidia發佈了支持多達四個PCIe×16插槽的主板芯片組，允許三GPU和四GPU卡配置。

理論上，通過將筆記本電腦與任何PCIe桌面顯卡（封裝在自己的外部外殼中，具有強大的電源和散熱）連接，外部PCIe可以為筆記本電腦提供桌面的圖形功能;可能使用ExpressCard接口或Thunderbolt接口。 ExpressCard接口提供5 Gbit / s（0.5 GB / s吞吐量）的比特率，而Thunderbolt接口提供高達40 Gbit / s（5 GB / s吞吐量）的比特率。

2010年推出的外部卡集線器可以通過PCI ExpressCard插槽連接到筆記本電腦或台式機。這些集線器可以接受全尺寸顯卡。示例包括MSI GUS， Village Instrument的ViDock，華碩XG站，Bplus PE4

H V3.2適配器以及更多即興DIY設備。然而，這樣的解決方案受到筆記本電腦上可用的PCIe插槽的大小（通常只有x1）和版本的限制。

2008年，AMD宣佈推出ATI XGP技術，該技術基於與PCIe×8信號傳輸兼容的專有佈線系統。富士通Amilo和Acer Ferrari One筆記本電腦提供此連接器。富士通此後推出了針對XGP的AMILO GraphicBooster外殼。2010年左右，宏碁推出了XGP的Dynavivid圖形碼頭英特爾霹靂接口給了新的和更快速的產品與外部與PCIe卡連接的機會。 Magma發佈了ExpressBox 3T，可容納三個PCIe卡（兩個在×8，一個在×4）。MSI還發布了專門用於顯卡的PCIe底盤Thunderbolt GUS II。其他產品，如Sonnet的Echo Express和mLogi的mLink是Thunderbolt PCIe機箱，尺寸較小然而，所有這些產品都需要具有Thunderbolt端口（即Thunderbolt設備）的計算機，例如，蘋果Macbook Pro在2013年秋季發佈。

對於專業市場，Nvidia開發了可用於高級圖形應用的Quadro Plex外部PCIe系列GPU。這些視頻卡需要一個PCI Express×8或×16插槽，用於通過支持8個PCIe通道的VHDCI連接到Plex的主機側卡。

PCI Express協議可用作閃存設備的數據接口，如存儲卡和固態硬盤（SSD）。

XQD卡是使用由CompactFlash協會開發的PCI Express的存儲卡格式，傳輸速率高達500 MB / s

許多高性能企業級SSD被設計為具有直接放置在電路板上的閃存芯片的PCI Express RAID控制器卡，利用專有接口和定製驅動程序與操作系統進行通信;與串行ATA或SAS驅動器相比，這允許高得多的傳輸速率（超過1 GB / s）和IOPS（每秒超過一百萬個I / O操作）例如，2011年，OCZ和Marvell共同開發了一款用於PCI Express 3.0×16插槽的本地PCI Express固態驅動器控制器，最大容量為12 TB，性能達到7.2 GB / s，連續傳輸和高達252萬隨機轉移中的IOPS。

SATA Express是連接SSD的接口，通過為連接的存儲設備提供多個PCI Express通道作為純PCI Express連接。M.2是內部安裝的計算機擴展卡和相關連接器的規範，也使用多個PCI Express通道。

PCI Express存儲設備可實現AHCI邏輯接口以實現向後兼容，還可實現NVM Express邏輯接口，通過利用此類設備提供的內部並行性提供更快的I / O操作。企業級SSD也可以通過PCI Express實現SCSI。

某些數據中心應用（如大型計算機集羣）由於銅線纜固有的距離限制，需要使用光纖互連。 通常，諸如以太網或光纖通道的面向網絡的標準對於這些應用來説足夠，但是在某些情況下，由可路由協議引入的開銷是不期望的，並且需要諸如InfiniBand，RapidIO或NUMAlink之類的較低級別的互連。 本地總線標準（如PCIe和HyperTransport）原則上可以用於此目的，但截至2015年，解決方案只能從海豚供應商（如海豚ICS）獲得。

常見的顯卡都是PCI-E 2.0標準的，制定於2007年，速率5GT/s，x16通道帶寬可達8GB/s。按照原先的路線圖，PCI-E 3.0標準將在2010年進入市場，不過實際上卻是2010年才完成PCI-E 3.0標準的最終方案，而直到一年後HD 7970發佈才真正有顯卡支持PCI-E 3.0。

與PCI-E 2.0相比，PCI-E 3.0的目標是帶寬繼續翻倍達到10GB/s，要實現這個目標就要提高速度，PCI-E 3.0的信號頻率從2.0的5GT/s提高到8GT/s，編碼方案也從原來的8b/10b變為更高效的128b/130b，其他規格基本不變，每週期依然傳輸2位數據，支持多通道並行傳輸。

除了帶寬翻倍帶來的數據吞吐量大幅提高之外，PCI-E 3.0的信號速度更快，相應地數據傳輸的延遲也會更低。此外，針對軟件模型、功耗管理等方面也有具體優化。簡而言之，PCI-E 3.0就跟高速路一樣，車輛跑得更快，發車間隔更低，座位更舒適。

統一桌面，移動，工作站，服務器，通信平台和嵌入式設備的I / O架構；

成本在系統級以下PCI成本結構或以下

芯片到芯片，板對板連接器或電纜

移動式，類似PCI的外形尺寸和模塊化，車架尺寸

能夠枚舉和配置PCI Express硬件，無需修改即可使用PCI系統配置軟件實現，；

無需修改即可啓動現有操作系統

無需修改即可支持現有I / O設備驅動程序，

能夠配置/ 通過PCI實現新的PCI Express功能

能夠支持高級錯誤報告和處理，以改進故障隔離和恢復解決方案

在發射機和接收機上支持不同直流共模電壓

通過簡單連接測試設備測試符合性

一個鏈路表示兩個組件之間的雙單工通信通道。基本的PCI Express鏈路由兩個低電壓，差分驅動信號對組成：發送對和接收對，如圖所示：

基本鏈接：PCI Express鏈路由雙向單向差分鏈路組成，實現為發送對和接收對。使用編碼方案嵌入數據時鐘以實現非常高的數據速率

信令速率：一旦初始化，每個鏈路只能在支持的信令級別之一運行。對於第一代PCI Express技術，只有一個信令速率被定義，提供有效的每秒每通道每個方向2.5吉比特的原始帶寬。第二代提供有效的每秒每通道每個方向8.0吉比特的原始帶寬。隨着未來的技術進步，數據速率預計將增加。

通道：鏈路必須支持至少一個通道，每個通道表示一組差分信號對（一對用於傳輸，一對用於接收）。為了縮放帶寬，鏈路可以聚合由xN表示的多個通道，其中N可以是任何 的支持鏈路寬度。以2.5GT / s數據速率運行的x8鏈路表示每個方向的原始帶寬為20千兆位的聚合帶寬

初始化：在硬件啓動期間，每個PCI Express鏈路都是在鏈路兩端的兩個代理商的通道寬度和操作頻率協商後設置的。沒有固件或操作系統軟件

對稱性：每個鏈路必須支持對稱數，如果在每個方向上的通道，即x16鏈路指示在每個方向上存在16個差異信號對

結構是由連接一組組件的點對點鏈路組成，一個示例性結構拓撲如圖1-2所示。這個圖説明了一個層次結構的單個結構實例，由一個根複合體組成，多個端點（I / O設備），交換機和PCI Express標準的 PCI / PCI-X橋接器，均通過PCI Express鏈路互連。 ^[4] 

PCI Express 3.0是企業計算的記憶，微處理器，網絡和存儲之間的通信的主要標準，但它正面臨新的競爭，因為其即將到來的重大更新是一些最重要的觀察者所壓倒的。

控制規範的PCI-SIG官員在五年前就談到了他們的第四代計劃，並表示版本4.0將於2015年到期。現在，新的延遲，加上大數據，互聯網的最新趨勢物聯網和移動計算領域正在推動數個頂尖IT廠商採用新的數據瓶頸方法。

據瞭解，PCIe 4.0將以每秒16千兆位傳輸的速度移動數據，這是當前版本的兩倍。 PCI-SIG主管的工程師，IBM的Al Yanes解釋説，這可以通過使用更短時間發送大量數據的突發方法來實現當前電壓水平的一半或四分之一。

Yanes去年宣佈，PCIe 4.0將在今年年初推出。現在，由於測試問題，“我認為在循環推出之前的第三季度會更多，”他説。他補充説，直到最近還沒有太多的需求。

PCIe 4.0，具有16GT / s的數據速率和新的連接器將在2017年完成。

PCI Express總線已經發展十多年了。到目前為止，技術的初始數據速率已翻了三倍，但下一步是花費更長的時間。 PCI SIG聲稱，第四代PCI Express規範將於2017年完成，並將在這十年中實現。新技術將使用新的連接器，並將是PCI Express的最後一個銅版本。

PCI SIG 特殊興趣小組自2011年年底以來一直在開發PCI Express 4.0。新車的目標數據速率為每通道16GT / s [每秒千兆轉發]，組織一直設定這個目標，即使許多沒有相信使用寬泛的銅線互連總線是可行的。該標準尚未定稿，因為參與者必須同意許多參數，包括互連屬性，結構管理以及設計和構建符合PCI Express 4.0規範的系統和外設所需的編程接口。

例如，到目前為止，PCI SIG尚未就沒有重新定時器的PCIe 4.0軌跡的最大長度達成一致。許多應用，如服務器和通信設備，需要更長的互連。

PCI SIG總裁Al Yanes在接受EE Times採訪時表示：“我們正在獲得16GT / s，幾年前沒有人想到可能。” 基地距離仍在驗證中，但通常為7英寸左右。 15英寸左右的兩個連接器的更長的通道將具有重新定時器，但第3代已經使用了重新定時器，現在我們需要將它們用於較短的通道。 ^{[2]  [4]} 

基於高帶寬串行架構的其他通信標準包括InfiniBand，RapidIO，HyperTransport，Intel QuickPath Interconnect和移動行業處理器接口（MIPI）。差異基於靈活性和可擴展性與延遲和開銷之間的權衡。例如，將複雜的報頭信息添加到傳輸的分組允許複雜路由（PCI Express能夠通過可選的端到端TLP前綴功能）。額外的開銷降低了接口的有效帶寬，並使總線發現和初始化軟件複雜化。此外，使系統可熱插拔要求軟件跟蹤網絡拓撲變化。InfiniBand是一種這樣的技術。

另一個例子是使數據包更短以減少延遲（如果總線必須作為存儲器接口運行，則需要這樣做）。較小的數據包意味着數據包頭消耗的數據包的百分比較高，從而降低了有效帶寬。為此目的設計的總線協議的例子是RapidIO和HyperTransport。

PCI Express位於中間的某個地方，以設計為目標，作為系統互連（本地總線），而不是設備互連或路由網絡協議。此外，其軟件透明度的設計目標限制了協議並稍微提高了其延遲。

PCIe 4.0實現的延遲導致了Gen-Z聯盟，CCIX的努力和一個開放的Coherent Accelerator處理器接口（CAPI），全部在2016年底之前被公佈。