宏單元

集成電路設計（英語：Integrated circuit design, IC design），根據當前集成電路的集成規模，亦可稱之為超大規模集成電路設計（VLSI design），是指以集成電路、超大規模集成電路為目標的設計流程。

集成電路設計涉及對電子器件（例如晶體管、電阻器、電容器等）、器件間互連線模型的建立。所有的器件和互連線都需安置在一塊半導體襯底材料之上，這些元件通過半導體器件製造工藝（例如光刻等）安置在單一的硅襯底上，從而形成電路。最常使用的襯底材料是硅。設計人員會使用技術手段將硅襯底上各個器件之間相互電隔離，以控制整個芯片上各個器件之間的導電性能。PN結、金屬氧化物半導體場效應管等組成了集成電路器件的基礎結構，而由後者構成的互補式金屬氧化物半導體則憑藉其低靜態功耗、高集成度的優點成為數字集成電路中邏輯門的基礎構造。設計人員需要考慮晶體管、互連線的能量耗散，這一點與以往由分立電子器件開始構建電路不同，這是因為集成電路的所有器件都集成在一塊硅片上。金屬互連線的電遷移以及靜電放電對於微芯片上的器件通常有害，因此也是集成電路設計需要關注的課題。

隨着集成電路的規模不斷增大，其集成度已經達到深亞微米級（特徵尺寸在130納米以下），單個芯片集成的晶體管已經接近十億個。由於其複雜性，集成電路設計相較簡單電路設計常常需要計算機輔助的設計方法學和技術手段。集成電路設計的研究範圍涵蓋了數字集成電路中數字邏輯的優化、網表實現，寄存器傳輸級硬件描述語言代碼的書寫，邏輯功能的驗證、仿真和時序分析，電路在硬件中連線的分佈，模擬集成電路中運算放大器、電子濾波器等器件在芯片中的安置和混合信號的處理。相關的研究還包括硬件設計的電子設計自動化（EDA）、計算機輔助設計（CAD）方法學等，是電機工程學和計算機工程的一個子集。

對於數字集成電路來説，設計人員更多的是站在高級抽象層面，即寄存器傳輸級甚至更高的系統級（有人也稱之為行為級），使用硬件描述語言或高級建模語言來描述電路的邏輯、時序功能，而邏輯綜合可以自動將寄存器傳輸級的硬件描述語言轉換為邏輯門級的網表。對於簡單的電路，設計人員也可以用硬件描述語言直接描述邏輯門和觸發器之間的連接情況。網表經過進一步的功能驗證、佈局、佈線，可以產生用於工業製造的GDSII文件，工廠根據該文件就可以在晶圓上製造電路。模擬集成電路設計涉及了更加複雜的信號環境，對工程師的經驗有更高的要求，並且其設計的自動化程度遠不及數字集成電路。

逐步完成功能設計之後，設計規則會指明哪些設計符合製造要求，而哪些設計不符合，而這個規則本身也十分複雜。集成電路設計流程需要符合數百條這樣的規則。在一定的設計約束下，集成電路物理版圖的佈局、佈線對於獲得理想速度、信號完整性、減少芯片面積來説至關重要。半導體器件製造的不可預測性使得集成電路設計的難度進一步提高。在集成電路設計領域，由於市場競爭的壓力，電子設計自動化等相關計算機輔助設計工具得到了廣泛的應用，工程師可以在計算機軟件的輔助下進行寄存器傳輸級設計、功能驗證、靜態時序分析、物理設計等流程。 ^[1] 

專用集成電路（英語：Application-specific integrated circuit，縮寫：ASIC），是指依產品需求不同而客製化的特殊規格集成電路；相反地，非客製化的是應用特定標準產品（Application-specific standard product）集成電路。

專用集成電路是由特定使用者要求和特定電子系統的需要而設計、製造。由於單個專用集成電路芯片的生產成本很高，如果出貨量較小，則採用專用集成電路在經濟上不太實惠。這種情況可以使用可編程邏輯器件（如現場可編程邏輯門陣列）來作為目標硬件實現集成電路設計。此外，可編程邏輯器件具有用户可編程特性，因此適合於大規模芯片量產之前的原型機，來進行調試等工作。但是可編程邏輯器件在面積、速度方面的優化程度不如全定製的集成電路。

一般專用集成電路的ROM和RAM都在出廠前經過掩膜（MASK），如常用的紅外線遙控器發射芯片就是這種芯片。

專用集成電路的特點是面向特定用户的需求，品種多、批量少，要求設計和生產週期短，它作為集成電路技術與特定用户的整機或系統技術緊密結合的產物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。 ^[2] 

全定製（英語：Full-custom）設計途徑是集成電路設計的一種途徑，這種途徑需要設計人員完成所有晶體管和互連線的詳細版圖，而不像另一種設計途徑——半定製（semi-custom）設計方法，不是以晶體管為基礎開始設計，而是通過使用已經設計好的子電路來完成整個電路的設計。實際上，半定製設計途徑所使用的標準元件本身也是通過全定製設計方法完成的，而一系列這類標準元件（通常稱之為“標準單元庫”、“工藝庫”）的設計會花費很長時間。

全定製設計由於設計的精度很高，因此可以最大程度優化芯片的性能，而不會浪費太多芯片資源。但是，這種設計方法通常比半定製設計耗費更多的人力和時間成本。因此，只有那些需要大批量投產的集成電路產品（如微處理器等）才會使用全定製的方法，因為使用全定製的方法對於單個芯片來説很不經濟。

集成電路的設計、製造所需的成本是一個需要考慮的因素。製造用於光刻（將抽象的集成電路版圖轉化為實際硬件電路的過程之一）的光掩模相當昂貴，而相關電子設計自動化軟件的授權也將花費客觀的資金。 ^[3] 

現場可編程邏輯閘陣列（英語：Field Programmable Gate Array，縮寫為FPGA），它是在PAL、GAL、CPLD等可編程邏輯器件的基礎上進一步發展的產物。它是作為專用集成電路領域中的一種半定製電路而出現的，既解決了全定製電路的不足，又克服了原有可編程邏輯器件門電路數有限的缺點。

以硬件描述語言（Verilog或VHDL）描述的邏輯電路，可以利用邏輯綜合和佈局、佈線工具軟件，快速地燒錄至FPGA上進行測試，這一過程是現代集成電路設計驗證的技術主流。這些可編程邏輯元件可以被用來實現一些基本的邏輯門數字電路（比如與門、或門、異或門、非門）或者更復雜一些的組合邏輯功能，比如譯碼器等。在大多數的FPGA裏面，這些可編輯的元件裏也包含記憶元件，例如觸發器（Flip－flop）或者其他更加完整的記憶塊，從而構成時序邏輯電路。

系統設計師可以根據需要，通過可編輯的連接，把FPGA內部的邏輯塊連接起來。這就好像一個電路試驗板被放在了一個芯片裏。一個出廠後的成品FPGA的邏輯塊和連接可以按照設計者的需要而改變，所以FPGA可以完成所需要的邏輯功能。

FPGA一般來説比專用集成電路（ASIC）的速度要慢，無法完成更復雜的設計，並且會消耗更多的電能。但是，FPGA具有很多優點，比如可以快速成品，而且其內部邏輯可以被設計者反覆修改，從而改正程序中的錯誤，此外，使用FPGA進行除錯的成本較低。廠商也可能會提供便宜、但是編輯能力有限的FPGA產品。因為這些芯片有的可編輯能力較差，所以這些設計的開發是在普通的FPGA上完成的，然後將設計轉移到一個類似於專用集成電路的芯片上。在一些技術更新比較快的行業，FPGA幾乎是電子系統中的必要部件，因為在大批量供貨前，必須迅速搶佔市場，這時FPGA方便靈活的優勢就顯得很重要。

為了達到上述目的，另外一種方法是採用複雜可編程邏輯器件（CPLD）而不是FPGA。下面對CPLD進行簡要介紹，並與FPGA進行比較。

早在1980年代中期，FPGA已經在可編程邏輯器件設備中紮根。CPLD和FPGA都包括了一些相對大數量的可以編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。

CPLD和FPGA的主要區別是他們的系統結構。CPLD的結構具有一定的侷限性。這個結構由一個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的寄存器組成。這樣的結果是缺乏編輯靈活性，但是它的優點是，其延遲時間易於預計，邏輯單元對連接單元比率較高。而FPGA具有的連接單元數量很大，這樣雖然讓它可以更加靈活的編輯，但是結構卻複雜的多。

CPLD和FPGA另外一個區別是大多數的FPGA含有高層次的內置模塊（比如加法器和乘法器）和內置的存儲器。一個由此帶來的重要區別是，很多新的FPGA支持完全的或者部分的系統內重新配置。允許他們的設計隨着系統升級或者動態重新配置而改變。一些FPGA可以讓設備的一部分重新編輯，而其他部分繼續正常運行。