高阻態

在電子學中，高阻態（英語：High impedance）表示電路中的某個節點具有相對電路中其他點相對更高的阻抗。這個概念在三態邏輯、上拉電阻中有所涉及。在硬件描述語言（如Verilog HDL和VHDL）中，高阻態通常用字母z來表示。 ^[1] 

電路分析時高阻態可做開路理解。你可以把它看作輸出（輸入）電阻非常大。它的極限狀態可以認為懸空（開路）。也就是説理論上高阻態不是懸空，它是對地或對電源電阻極大的狀態。而實際應用上與引腳的懸空幾乎是一樣的。 ^[1] 

當門電路的輸出上拉管導通而下拉管截止時,輸出為高電平;反之就是低電平;如上拉管和下拉管都截止時,輸出端就相當於浮空（沒有電流流動）,其電平隨外部電平高低而定,即該門電路放棄對輸出端電路的控制 。 ^[1] 

高阻態常用字母 Z 表示。 ^[1] 

在總線連接的結構上。總線上掛有多個設備，設備與總線以高阻的形式連接。這樣在設備不佔用總線時自動釋放總線，以方便其他設備獲得總線的使用權。

大部分單片機I/O使用時都可以設置為高阻輸入，如凌陽，AVR等等。高阻輸入可以認為輸入電阻是無窮大的，認為I/O對前級影響極小，而且不產生電流（不衰減），而且在一定程度上也增加了芯片的抗電壓衝擊能力。 ^[1] 

在數字電路中，三態邏輯（英語：Three-state logic）允許輸出端在0和1兩種邏輯電平之外呈現高阻態，等效於將輸出的影響從後級電路中移除。這允許多個電路共同使用同一個輸出線（例如總線）。

三態輸出在寄存器、總線以及7400系列、4000系列等各型號的邏輯IC發揮着重要的作用，並常常內置在其他各種集成電路。除此之外，三態邏輯的典型應用還包括微處理器、存儲設備、外設的內部和外部總線。許多設備提供一個OE（Output Enable）用於在低電平時才令輸出使能，而在不使能時保持高阻態。 ^[2] 

當一節點所有相連的輸出都處於第三狀態（高阻態），它們對於電路其餘部門的影響就被消除了。如果沒有別的電路元素來決定其具體的狀態（高或者低），那麼其對應的電路節點會處於一種類似“浮動”的狀態。電路設計人員經常使用上拉電阻以及下拉電阻（通常為1至100 kΩ）讓這個處於三態的節點能有確定的默認邏輯狀態，防止狀態不定或感染噪聲。例如，I²C總線協議（一種常用的設備間雙向通信的協議）在兩條通信線上使用了上拉電阻。當設備處於非激活狀態，它們“釋放”掉通信線並使它們的輸出端呈現高阻態，這樣使它們的高低電平不影響其他電路。當總線上所有的設備都“釋放”掉通信線時，對輸出目標電路的唯一影響就是上拉電阻將輸出端的電平拉高。當一個設備需要通信時，這個輸出端脱離高阻態，並使得通信線的輸出端電平降低。這時，通信的設備利用此協議將通信的內容呈現在輸出端上——這樣將避免總線上一個設備驅動高電平而另一個設備驅動低電平的衝突。

PCI總線也提供了上拉電阻，但是它們要求在數個時鐘週期內將輸出信號拉高，為了使得高速工作成為可能，其對應的工作協議要求每一個連接到總線上的設備在至少一個時鐘週期的時間裏輸出控制信號，然後才進入高阻態。這樣，上拉電阻的作用只是在面對串擾的情況下，維持總線的信號。 ^[2]