三態邏輯

第三狀態（Hi-Z）等效於將設備的影響從電路其他部分消除。如果一個或者更多的設備有電氣連接，將輸出端通過三態邏輯置於高阻態常被用於防止短路。

三態邏輯緩衝器還可以被用在數據選擇器中，尤其是那些具有大量輸入的情況。另外，三態邏輯對於總線的工作十分關鍵。 三態邏輯能夠減少用於驅動一系列發光二極管所用的導線數量。

許多設計為連接總線的存儲設備（例如RAM和ROM）同時具有CS（芯片選擇，chipselect）和OE（輸出使能，outputenable）引腳，它們起到的作用即產生三態邏輯。如果CS未與一個低電平連接，那麼將輸出高阻態。

不同之處在於輸出信號所需的時間。當芯片選擇未被使能(CS連接高電平)時，芯片內部根本不工作，並且在提供地址和接收數據之間有顯著的時間延遲。當然，這樣的優點是在此情況中，芯片所消耗的功率最少。

當芯片選擇連接到一個低電平，那麼芯片內部將會進行預設的工作流程，只是因為輸出使能引腳未連接低電平，最後並未輸出對應的信號。當總線正在進行其他工作的時候，這種特性將會起到作用，而當最後輸出使能連接到低電平之後，數據才會以最小延遲的狀態輸出。具有這樣的輸出使能引腳的 ROM 或者SRAM通常具有兩個訪問時序：一個是芯片被選擇以及地址有效，另一個是輸出被使能 ^[1]  。

主條目：上拉電阻

當一節點所有相連的輸出都處於第三狀態（高阻態），它們對於電路其餘部門的影響就被消除了 ^[2]  。如果沒有別的電路元素來決定其具體的狀態（高或者低），那麼其對應的電路節點會處於一種類似“浮動”的狀態。電路設計人員經常使用上拉電阻以及下拉電阻（通常為1至100 kΩ）讓這個處於三態的節點能有確定的默認邏輯狀態，防止狀態不定或感染噪聲。例如，I²C總線協議（一種常用的設備間雙向通信的協議）在兩條通信線上使用了上拉電阻。當設備處於非激活狀態，它們“釋放”掉通信線並使它們的輸出端呈現高阻態，這樣使它們的高低電平不影響其他電路。當總線上所有的設備都“釋放”掉通信線時，對輸出目標電路的唯一影響就是上拉電阻將輸出端的電平拉高。當一個設備需要通信時，這個輸出端脱離高阻態，並使得通信線的輸出端電平降低。這時，通信的設備利用此協議將通信的內容呈現在輸出端上——這樣將避免總線上一個設備驅動高電平而另一個設備驅動低電平的衝突。

PCI總線也提供了上拉電阻，但是它們要求在數個時鐘週期內將輸出信號拉高，為了使得高速工作成為可能，其對應的工作協議要求每一個連接到總線上的設備在至少一個時鐘週期的時間裏輸出控制信號，然後才進入高阻態。這樣，上拉電阻的作用只是在面對串擾的情況下，維持總線的信號。