天線效應

在深亞微米集成電路加工工藝中，經常使用了一種基於等離子技術的離子刻蝕工藝（plasma etching）。此種技術適應隨着尺寸不斷縮小，掩模刻蝕分辨率不斷提高的要求。但在蝕刻過程中，會產生遊離電荷，當刻蝕導體（金屬或多晶硅）的時候，裸露的導體表面就會收集遊離電荷。所積累的電荷多少與其暴露在等離子束下的導體面積成正比。如果積累了電荷的導體直接連接到器件的柵極上，就會在多晶硅柵下的薄氧化層形成F-N 隧穿電流泄放電荷，當積累的電荷超過一定數量時，這種F-N 電流會損傷柵氧化層，從而使器件甚至整個芯片的可靠性和壽命嚴重的降低。在F-N 泄放電流作用下，面積比較大的柵得到的損傷較小。因此，天線效應（Process Antenna Effect，PAE），又稱之為“等離子導致柵氧損傷（plasma induced gate oxide damage，PID）”。 ^[2] 

小尺寸的MOS管的柵極與很長的金屬連線接在一起。

在刻蝕過程中，這根金屬線有可能象一根天線一樣收集帶電粒子，升高電位，而且可以擊穿MOS管的柵氧化層，造成器件的失效。這種失效是不可恢復的。不僅是金屬連線,，有時候多晶硅也可以充當天線。關於天線原理產生的微觀機制，已經有很了很成熟的研究。

計算天線效應的算法通常都是用與柵相連的金屬線或多晶硅的面積與MOS管柵面積的比值來計算的。可以用下式表示：

ωα/gα<ratio

ωα與 gα分別為連線的面積和柵的面積； ratio是一個與工藝有關的常數。實際中有一種情況：ratio取值為290:1,，當這一比值大於ratio時，我們就認為有可能產生天線效應。

在實際應用中,，各個EDA工具的算法是不同的。根據要求和工藝的不同，可以分為Top Most Only, Cu-mulative, Sum三種不同的模式。Top Most Only模式下只考慮頂層金屬的有效面積; Cumulative模式下則是要分別求出頂層金屬和其下層金屬的對柵的比值然後求和; Sum模式下則要把頂層金屬及其以下所有相連的金屬面積求和，再求總的比值。Sum是最保守的算法,，太保守就會用掉很多的佈線資源，特別是佈線資源很緊張的時候這種算法會帶來很多麻煩,，一般用芯片生產廠家給出的是Top Most Only模式。當然在router時可以考慮天線效應,，以減少對柵極的破壞，但是這是以犧牲佈線時間為代價的。 ^[3] 

1） 跳線法。又分為“向上跳線”和“向下跳線”兩種方式。跳線即斷開存在天線效應的金屬層，通過通孔連接到其它層（向上跳線法接到天線層的上一層，向下跳線法接到下一層），最後再回到當前層。這種方法通過改變金屬佈線的層次來解決天線效應，但是同時增加了通孔，由於通孔的電阻很大，會直接影響到芯片的時序和串擾問題，所以在使用此方法時要嚴格控制佈線層次變化和通孔的數量。

在版圖設計中，向上跳線法用的較多，此法的原理是：考慮當前金屬層對柵極的天線效應時，上一層金屬還不存在，通過跳線，減小存在天線效應的導體面積來消除天線效應。現代的多層金屬佈線工藝，在低層金屬裏出現PAE 效應，一般都可採用向上跳線的方法消除。但當最高層出現天線效應時，採用什麼方法呢？這就是下面要介紹的另一種消除天線效應的方法了。

2） 添加天線器件，給“天線”加上反偏二極管。通過給直接連接到柵的存在天線效應的金屬層接上反偏二極管，形成一個電荷泄放回路，累積電荷就對柵氧構不成威脅，從而消除了天線效應。當金屬層位置有足夠空間時，可直接加上二極管，若遇到佈線阻礙或金屬層位於禁止區域時，就需要通過通孔將金屬線延伸到附近有足夠空間的地方，插入二極管。

3） 給所有器件的輸入端口都加上保護二極管。此法能保證完全消除天線效應，但是會在沒有天線效應的金屬佈線上浪費很多不必要的資源，且使芯片的面積增大數倍，這是VLSI 設計不允許出現的。所以這種方法是不合理，也是不可取的。

4） 對於上述方法都不能消除的長走線上的PAE，可通過插入緩衝器，切斷長線來消除天線效應。

在實際設計中，需要考慮到性能和麪積及其它因素的折衷要求，常常將法1、法2 和法4 結合使用來消除天線效應。 ^[4]