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超前進位加法器
鎖定
- 適用領域
- 計算機科學與技術
- 所屬學科
- 電子學
超前進位加法器簡介
在電子學中,加法器(英語:adder)是一種用於執行加法運算的數字電路部件,是構成電子計算機核心微處理器中算術邏輯單元的基礎。在這些電子系統中,加法器主要負責計算地址、索引等數據。除此之外,加法器也是其他一些硬件,例如二進制數的乘法器的重要組成部分。
儘管可以為不同計數系統設計專門的加法器,但是由於數字電路通常以二進制為基礎,因此二進制加法器在實際應用中最為普遍。在數字電路中,二進制數的減法可以通過加一個負數來間接完成。為了使負數的計算能夠直接用加法器來完成,計算中的負數可以使用二補數(補碼)來表示,具體的細節可以參考數字電路相關的書籍。
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超前進位加法器原理
(2)傳輸(Propagate)信號:
通過列出多位加法器各位的進位輸出,可以發現高位的進位輸出表達式(積之和式)涉及的變量更多,對應的邏輯電路連線會變得更復雜,而且在實際應用中會遭遇邏輯門的扇入問題。因此有必要對位數過高的全加器進行邏輯劃分,如將六十四位全加器分為四個十六位超前進位加法器來實現。多位二進制數加法器的標準芯片通常具有超前進位的組成形式,例如:7400系列的7483、74283芯片。
超前進位加法器波紋進位加法器
可以使用多個一位全加器來構成N位加法器,其中對應低位的全加器將其進位輸出信號Cout連接到高一位的全加器的進入輸入端Cin。這種構成多位加法器的形式被稱為“波紋進位加法器”或“脈動進位加法器”(ripple-carry adder),“波紋”形象地描述了進位信號依次向前傳遞的情形。如果不需要連接其他進位信號,則最低位的全加器可以用半加器替換。
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波紋進位加法器的電路佈局形式較為簡單,設計這種電路花費時間較短。然而,波紋進位加法器的進位輸出、輸入所經過的路徑上比其他佈局方式具有較多的邏輯門,高位的計算必須等待低位的進位輸出信號被計算出來才能開始,因此造成了更大的延遲時間。
下面簡單計算信號在加法器中的延遲。每一個全加器具有三級邏輯函數。在一個32位的波紋進位加法器中,有32個全加器,隨之產生的邏輯門延遲則可以根據關鍵路徑的延遲時間來決定,即2倍的最高位全加器輸入信號、進位輸出延遲,加上31乘以3倍的其他全加器上的延遲,總共等於95倍的邏輯門延遲。一個n位波紋進位加法器的最壞情形延遲方程為
超前進位加法器相關條目
- 波紋進位加法器
- 參考資料
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- 1. Carry Look Ahead Adder .umass[引用日期2020-03-10]
- 2. Hardware algorithms for arithmetic modules .aoki[引用日期2020-03-10]
- 3. Stephen Brown, Zvonko Vranesic. Fundamentals of Digital Logic with Verilog Design. McGraw-Hill Education. ISBN 0-07-283878-7.
- 4. 鄧元慶,關宇,賈鵬,石會. 數字設計基礎與應用. 清華大學出版社.
- 5. Burgess, N. Fast Ripple-Carry Adders in Standard-Cell CMOS VLSI (PDF). 20th IEEE Symposium on Computer Arithmetic. 2011: 103–111.