串行加法器

PU、MCU及DSP等電子器件中的加法運算是最基礎、最常見的運算方法，常見加法器是位並行的，在一個時鐘週期內完成加法運算。由於傳統加法器位數有限，所以傳統計算機能運算的數值範圍是有限的，能精確到的浮點數位數是有限的。如果將傳統加法器設計為位串行行操作，利用多個時鐘週期完成一次加法運算，即輸入操作數和輸出結果由並行輸入/輸出改為隨時鐘串行輸入/輸出，比如由低到高串行輸入0101和1001到位串行加法器，輸出結果就是1110由低位到高位輸出的數字波形，則其運算結果就可以存入FIFO或RAM 中，這樣不僅能夠提高加法器處理數值的上限，而且也能減少硬件資源的應用。

串行加法器即加法器執行位串行行操作，利用多個時鐘週期完成一次加法運算，即輸入操作數和輸出結果方式為隨時鐘串行輸入/輸出。位並行加法器速度高，但是佔用資源多。在許多實際應用中並不需要這樣高的速度，而是希望減少硬件資源佔用率，這時就可以使用位串行加法器。

二進制數的加法過程是從最低位開始的，低位決定進位數：1和1相加就進1，其他進位0。下一位操作數與上一位進位決定本位相加結果：進位和操作數中1的個數不大於1則進位為0，否則進位為1 ^[1]  。

位串行加法器採用輸入時鐘Clk來控制加法器的操作，其邏輯如圖1所示，輸入信號Num(0，1)代表兩個加法操作數Num(0) 和Num(1)；Reset是復位端，低電平時復位；Clk 是同步時鐘；Carry1、Carry2和Carry3是Num(0) 和Num(1)對應位相加的進位結果。要完成整個加法操作，主要是進位和本位操作數相加，而進位結果是由低位決定的。所以本位運算結果輸出後，必須保留進位到下兩位操作數到來，這樣操作數才能實現和上一位進位結果一起運算。由於最低位沒有進位，它的處理方式稍有特殊：在上電覆位後Carry3為0，所以可以用該時刻的0作為最開始兩位操作數的進位，具體操作步驟如下：

a．Num(0) 和Num(1) 的求和結果與進位結果，通過組合邏輯電路分別輸出到Result 端和Carry1。

b．Clk上升沿到來後Carry1才賦值給Carry2，Carry2 移位至Carry3；Clk下降沿到來時，重複上次移位操作，此時Carry3就是第一位操作數的進位。

c．操作數第二位輸入與Carry3求和，回到步驟a。依此循環，直到結果輸出完畢。

在數字串行加法器中，字長為W的操作數被分為P個位寬為N（N能被W整除，P=W/N）的數字，然後從低位開始相加，在P個時鐘內完成加法操作。P個時鐘週期稱為一個採樣週期(Sample Period)。

2位串行加法器，即N=2的串行加法器結構如圖2所示：

如果輸入操作數的字長為8，那麼串行加法器可以在4個時鐘週期內完成加法運算。這個加法器只用了兩個全加器的資源，比一般的8bit行波進位加法器小。

數字串行加法器的控制也比較簡單，輸入移位寄存器完成並行-串行轉換功能。通過移位操作不斷為加法器提供位寬為N的操作數；control信號指示了新採樣週期的開始，此時carry清零；輸出移位寄存器完成串行-並行轉換，輸出計算結果。

對於特定的輸入字長，通過選擇不同的N，可以實現速度、面積不同的數字串行加法器。這樣，設計者可以根據實際情況加以選擇，提高了設計的靈活性 ^[2]  。

數字串行加法器可以代替傳統加法器用在濾波器、乘法器、累加器等電路的設計中，能大大減小資源佔用。下面以在CDMA/WCDMA系統中廣泛應用的匹配濾波器為例説明數字串行加法器的應用。匹配濾波器是一種無源相關技術．它可以快速實現相關器的功能。匹配濾波器的衝激響應為：

設s(t)為輸入波形，則其輸出波形為：

可知濾波輸出R(t-T)是輸入信號的自相關函數。

CDMA、WCDMA等系統中，匹配濾波使用本地碼系列來匹配輸入到接收機的採樣數據。在濾波器中，本地碼序列與接收數據進行相乘、求和操作，得到相關值，相關值越大説明相笑程度越高。

採用一般加法器實現的設計中用到的加法樹有256個7bit輸入，計算結果為15bit，資源消耗過大。為了減小資源消耗、提高設計密度，數字串行加法器列加法樹進行改進，改進後的結構如圖3所示：

由於減小了加法器的運算寬度，大大降低了使用的邏輯資源。使用數字串行加法樹完成加法運算需要的時鐘週期與加法器的位寬有關，增加加法器的位寬可以減小運算需要的時鐘局期、提高濾波器的數據吞吐量，但是也

增加了硬件資源的消耗，所以在處理能力滿足的條件下，應該選擇比較小的位寬。