閂鎖效應

閂鎖效應是CMOS工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒燬芯片。閂鎖效應是由NMOS的有源區、P襯底、N阱、PMOS的有源區構成的n-p-n-p結構產生的，當其中一個三極管正偏時，就會構成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會處於正偏狀態。 靜電是一種看不見的破壞力，會對電子元器件產生影響。ESD 和相關的電壓瞬變都會引起閂鎖效應（latch-up），是半導體器件失效的主要原因之一。如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由於大電流而損壞，並會由於浪湧電流造成的過熱而形成開路。這就是所謂的“閂鎖效應”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。

MOS工藝含有許多內在的雙極型晶體管。在CMOS工藝下，阱與襯底結合會導致寄生的n-p-n-p結構。這些結構會導致VDD和VSS線的短路，從而通常會破壞芯片，或者引起系統錯誤。

可以通過提供大量的阱和襯底接觸來避免閂鎖效應。閂鎖效應在早期的CMOS工藝中很重要。不過，現在已經不再是個問題了。在近些年，工藝的改進和設計的優化已經消除了閂鎖的危險。 ^[1] 

Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達數百倍；Q2是一側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。

以上四元件構成可控硅（SCR）電路，當無外界干擾未引起觸發時，兩個BJT處於截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而導通（通常情況下是PNP比較容易觸發起來），VDD至GND（VSS）間形成低抗通路。之後就算外界干擾消失，由於兩三極管之間形成正反饋，還是會有電源和地之間的漏電，即鎖定狀態。Latch up由此而產生。

1. 芯片一開始工作時VDD變化導致nwell和P substrate間寄生電容中產生足夠的電流，當VDD變化率大到一定地步，將會引起Latch up。

2. 當I/O的信號變化超出VDD-GND（VSS）的範圍時，有大電流在芯片中產生，也會導致SCR的觸發。

3. ESD靜電加壓，可能會從保護電路中引入少量帶電載子到well或substrate中，也會引起SCR的觸發。

4.當很多的驅動器同時動作，負載過大使power和gnd突然變化，也有可能打開SCR的一個BJT。

5. Well 側面漏電流過大。

1.在基體（substrate)上改變金屬的摻雜，降低BJT的增益

2.避免source和drain的正向偏壓

3.增加一個輕摻雜的layer在重摻雜的基體上，阻止側面電流從垂直BJT到低阻基體上的通路

4. 使用Guard ring: P+ ring環繞nmos並接GND；N+ ring環繞pmos 並接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止載流子到達BJT的基極。如果可能，可再增加兩圈ring。

5. Substrate contact和well contact應儘量靠近source,以降低Rwell和Rsub的阻值。

6.使nmos儘量靠近GND，pmos儘量靠近VDD,保持足夠的距離在pmos 和nmos之間以降低引發SCR的可能

7.除在I/O處需採取防Latch up的措施外，凡接I/O的內部mos 也應圈guard ring。

8. I/O處儘量不使用pmos(nwell)

CMOS電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大這種效應就是鎖定效應。當產生鎖定效應時，CMOS的內部電流能達到40mA以上，很容易燒燬芯片。

1）在輸入端和輸出端加鉗位電路，使輸入和輸出不超過規定電壓。

2）芯片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。

3）在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。

4）當系統由幾個電源分別供電時，開關要按下列順序：開啓時，先開啓CMOS電路的電源，再開啓輸入信號和負載的電源；關閉時，先關閉輸入信號和負載的電源，再關閉CMOS電路的電源。 ^[2]