臨界電壓

當涉及結型場效應晶體管（JFET）時，閾值電壓通常被稱為“夾斷電壓”。這有點混亂，因為“夾斷”施加到絕緣柵場效應晶體管（IGFET）是指信道夾持，導致在高源-漏偏置電流飽和行為，即使當前是從來沒有過。與“夾斷”不同，術語“閾值電壓”是明確的，在任何場效應晶體管中都是指相同的概念。

在n溝道增強型器件中，導電溝道在晶體管內不是自然存在的，並且需要正的柵極到源極電壓來產生這種電壓。正電壓吸引體內的自由浮動電子朝向柵極，形成導電溝道。但首先必須在柵極附近吸引足夠的電子以對抗添加到FET體中的摻雜離子;這形成沒有被稱為耗盡區的移動載體的區域，並且發生這種情況的電壓是FET的閾值電壓。進一步的柵極 - 源極電壓增加將吸引更多的電子朝向能夠形成從源極到漏極的導電溝道的柵極;這個過程被稱為倒置。

相反，n溝道耗盡型器件在晶體管內自然存在導電溝道。因此，術語“閾值電壓”不容易應用於使這樣的器件“接通”，而是用來代表溝道足夠寬以允許電子容易流動的電壓電平。這種易流動的閾值也適用於p溝道耗盡型器件，其中從柵極到體/源極的正電壓通過迫使帶正電的孔離開柵極絕緣體/半導體界面而產生耗盡層，留下暴露出不能攜帶的帶負電的受體離子的無載體區域。

在寬平面晶體管中，閾值電壓基本上與漏極 - 源極電壓無關，因此是一個明確定義的特性，但是由於漏極引起的勢壘降低，在現代納米尺寸的MOSFET中不太清楚。

在這些圖中，源極（左側）和漏極（右側）被標記為n +以指示重摻雜（藍色）n區域。耗盡層摻雜物被標記為N_A以指示（粉紅色）耗盡層中的離子帶負電且幾乎沒有空穴。在（紅色）體積中，孔的數量p = N_A，使得大部分電荷為中性。

如果柵極電壓低於閾值電壓，則晶體管截止，理想情況下晶體管的漏極到源極沒有電流。實際上，即使柵極偏置電流低於閾值（亞閾值漏電流），也存在電流，儘管電流很小並且隨着柵極偏置指數地變化。

如果柵極電壓高於閾值電壓，則由於在氧化物 - 硅界面處的溝道中存在許多電子，所以晶體管導通，形成低電阻溝道，其中電荷可以從漏極流向源極。對於顯着高於閾值的電壓，這種情況被稱為強反轉。當V_D> 0時，通道逐漸變細，因為由於電阻通道中的電流而引起的電壓降降低了在接近漏極時支撐通道的氧化物場。

所述體效應是由量在所述閾值電壓的變化近似等於在變更

，由於人體影響閾值電壓（沒有連接到源極時），因此可以將其視為第二個門，有時也稱為“後門”。身體效應有時被稱為“後門效應”。

對於增強模式，使用以下等式根據Shichman-Hodges模型（對於非常老的技術來説是精確的）來計算對閾值電壓的nMOS MOSFET體效應。

其中

是襯底偏壓存在時的閾值電壓，

是源到體的襯底偏置，

是表面的潛力，和

是零襯底偏壓的閾值電壓，

是身體效果參數，

是氧化物厚度，

是氧化物介電常數，

是硅的介電常數，

是一個興奮劑濃度，

是基本電荷 ^[1]  。

在給定的技術節點中，例如90-nmCMOS工藝，閾值電壓取決於氧化物的選擇和氧化物厚度。使用上面的身體公式，

成正比

，和

，這是氧化物厚度的參數。

因此，氧化物厚度越薄，閾值電壓越低。雖然這似乎有所改善，但這並非沒有代價;因為氧化層厚度越薄，通過器件的亞閾值泄漏電流就越高。因此，90nm柵極氧化層厚度的設計規格被設定為1nm以控制漏電流。這種隧道，稱為福勒 - 諾德海姆隧道。

其中

和

是常數和

是柵氧化層上的電場。

在將設計特徵縮小至90納米之前，用於產生氧化物厚度的雙氧化物方法是解決此問題的常見方法。採用90納米工藝技術，在某些情況下采用了三氧化鎵方法。一種標準薄氧化物用於大多數晶體管，另一個為I / O驅動器細胞，而第三個存儲器和通晶體管單元。這些差異純粹是基於CMOS技術閾值電壓的氧化層厚度特性 ^[2]  。

與氧化物厚度影響閾值電壓的情況一樣，温度對CMOS器件的閾值電壓有影響。在身體效應部分的部分方程展開

哪裏

是接觸潛力的一半，

是波爾茲曼常數，

是温度，

是基本電荷，

是一個摻雜參數和

是襯底的固有摻雜參數。

我們看到表面電位與温度有直接的關係。從上面看，閾值電壓不具有直接的關係，但不是獨立的影響。平均而言，取決於摻雜水平，該變化在-4mV / K和-2mV / K之間。對於30°C的變化，這會導致與通常用於90 nm技術節點的500 mV設計參數的顯着變化 ^[3]  。

隨機摻雜波動（RDF）是由於注入雜質濃度的變化而導致的工藝變化的一種形式。在MOSFET晶體管中，溝道區域中的RDF可以改變晶體管的屬性，特別是閾值電壓。在較新的工藝技術中，RDF具有較大的影響，因為摻雜劑的總數量較少。

正在進行研究以抑制在相同製造工藝中的器件之間的閾值電壓變化的摻雜物波動 ^[4]  。