收發器

隨着技術的不斷髮展，高速串行VO技術取代傳統並行I/O技術已經成為當前趨勢。並行總線接口速度最快為ATA7的133 MB/s,2003年發佈SATA1. 0規格提供的傳輸率就已經達到了150 MB/s, SATA3. 0理論速度更是達到了600 MB/s的速度，設備工作在高速時，並行總線容易遭受干擾和串擾，使得佈線相當複雜。而串行收發器的運用能簡化佈局設計，減少連接器數量。在具有相同的總線頻寬時，串行接口的功耗也比並行端口小。並且設備工作模式從並行傳輸轉變為串行傳輸，串行的速度就可以隨着頻率的提高而成倍的提高。

基於FPGA具有嵌入式Gb速率級別以及低功耗架構優點，它能使得設計師利用高效率的EDA工具快速解決協議和速率的變化問題。隨着FPGA的廣泛應用，收發器整合在FPGA中，成為解決設備傳輸速度問題的一個有效辦法 ^[1]  。

按網管來分，可以分為網管型光纖收發器和非網管型光纖收發器。

隨着網絡向着可運營可管理的方向發展，大多數運營商都希望自己網絡中的所有設備均能做到可遠程網管的程度，光纖收發器產品與交換機、路由器一樣也逐步向這個方向發展。大多數廠商的網管系統都是基於SNMP網絡協議上開發的，支持包括Web、Telnet、CLI等多種管理方式。管理內容多包括配置光纖收發器的工作模式，監視光纖收發器的模塊類型、工作狀態、機箱温度、電源狀態、輸出電壓和輸出光功率等等。隨着運營商對設備網管的需求愈來愈多，相信光纖收發器的網管將日趨實用和智能。

光纖收發器在數據傳輸上打破了以太網電纜的百米侷限性，依靠高性能的交換芯片和大容量的緩存，在真正實現無阻塞傳輸交換性能的同時，還提供了平衡流量、隔離衝突和檢測差錯等功能，保證數據傳輸時的高安全性和穩定性。因此在很長一段時間內光纖收發器產品仍將是實際網絡組建中不可缺少的一部分，今後的光纖收發器會朝着高智能、高穩定性、可網管、低成本的方向繼續發展。

1.信號完整性

收發器中的鎖相環(PLL , phase locked loop ) , CDR(clock and data recovery) ,8B/10B編解碼器等各個混合信號模塊設計中有模擬信號，如PLL中的壓控振盪器，也有數字信號，如PLL中的分頻器等。在一個芯片中，同時存在模擬和數字信號，容易產生電源同步噪聲、地反彈和信號串擾。並且收發器的更高數據率意味着非理想的傳輸線效應會使佈線更加困難，各層中的銅線會產生“趨膚效應”，高頻信號掠過導體的表面，增加了信號衰減。

2.抖動性

抖動性，是衡量收發器健壯性的最重要參數，因為抖動性直接反映到收發器的誤碼率。影響抖動性的因素有電源和地的佈局、校準電路、封裝特性等，其中最主要是PLL產生的高速時鐘。PLL對於時鐘與數據恢復(CDR)非常重要，PLL由輸人蔘考時鐘驅動，因此參考時鐘輸人需要滿足嚴格的電器和抖動要求。

3.均衡技術

在信道中傳輸的數據不可避免產生碼間干擾和各種噪聲影響。在高速速率的情況下，其干擾會更加明顯。為了克服傳輸干擾和損耗，在收發器系統中插入均衡器，經過均衡修正，可以校正和補償系統特性，減少碼間干擾影響，從而能適應信道的隨機變化。

4.預加重技術

在Gb級別速率時，設計人員無法簡單地通過放大信號解決信號損失問題，因為這將增大功耗並引起眼圖的閉合。在佈局上，反射能量的強度呈現出近端的不連續性。預加重技術可以透過加重任何信號變化後的第一個數據符號來對發射信號進行預失真處理，消除信道中脈衝響應的前端過沖和後沿拖尾 ^[2]  。

每一路高速收發器包括髮送器和接收器兩個通道，發送器和接收器都是由物理編碼子層(PCS,p場si-cal coding sublayer)與物理介質附加子層(PMA , physi-cal media additional sublayer)兩部分組成。

PCS包括兼容所支持協議的收發器中的數字功能的硬核邏輯實現，發送通道包括相位補償FIFO、字節串行器、8B/10B編碼器等模塊;接收通道包括字對齊器、速率匹配FIFO,8B/10B解碼器、字節解串器、字節排序器、相位補償FIFO等模塊。

PMA包括I/O緩衝器的模擬電路、CDR、串行器/解串器(SER/DES以及用於優化串行數據通道性能的可編程預加重與均衡。

設備收發器通道工作時，FPGA架構中的輸出並行數據通過發送器PCS和PMA進行傳輸，最終轉化為串行數據發送出去。接收到的輸人串行數據通過接收器PMA和PCS的處理以串行數據格式傳輸到FP以架構內部中，進行下一步的處理。

高速收發器的應用廣泛，以基於FPGA的SATA接口固態硬盤為例，SATA接口固態盤是未來趨勢的發展，而高速串行收發器實現了SATA的IP核存儲方式，高速收發器是SATA協議中物理層實現的關鍵部件。SATA協議串行數據工作在1.5-6Gbit/s傳輸速率上，這是FPGA無法直接實現的，為了滿足這種需求，許多FPGA生產商將通用的高速物理器件集成在FPGA內部，並提供靈活的配置方式來完成許多類似的功能。

高速收發器使大量數據點對點進行傳輸成為可能，這種串行通信技術充分利用傳輸媒體的信道容量，與並行數據總線相比，減少了所需的傳輸信道和器件引腳數目，從而大大降低通信成本。一個性能優秀的收發器應具備低功耗、小尺寸、易配置、高效率等優點，以使其容易集成到總線系統中。在高速串行數據傳輸協議中，收發器的性能對總線接口傳輸速率起着決定性的作用，也在一定程度上影響了該種總線接口系統的性能。本研究解析了高速收發器模塊在FPGA平台上的實現，也為各種高速串行協議的實現提供了有益的參考 ^[3]  。