指令管線化

管線化是假設程式執行時有一連串的指令要被執行（垂直座標i是指令集，水平座標表時間t）。絕大多數當代的CPU都是利用時脈驅動。

而CPU是由內部的邏輯門與正反器組成。當受到時脈觸發時，正反器得到新的數值，並且邏輯門需要一段時間來解析出新的數值，而當受到下一個時脈觸發時正反器又得到新的數值，以此類推。而藉由邏輯門分散成很多小區塊，再讓正反器鏈接這些小區塊組，使邏輯門輸出正確數值的時間延遲得以減少，這樣一來就可以減少指令執行所需要的週期。

舉例來説，典型的RISC管線被分解成五個階段，每個階段之間使用正反器鏈接。

1.讀取指令

2.指令解碼與讀取暫存器

3.執行

4.內存存取

5.寫回暫存器

危害：當一名程序員（或者組合者/編譯者）編寫組合代碼（或者彙編碼）時，他們會假定每個指令是循序執行的。而這個假設會使管線化無效。當此現象發生後程式會表現的不正常，而此現象就是危害。不過目前有提供幾種技術來解決這些危害像是轉發與延遲等。

未管線化的架構產生的效率低，因為有些CPU的模組在其他模組執行時是閒置的。管線化雖並不會完全消除CPU的閒置時間，但是能夠讓這些模組並行運作而大幅提升程式執行的效率。

管線在處理器的內部被組織成層級，各個層級的管線能半獨立地單獨運作。每一個層級都被管理並且鏈接到一條“鏈“，因而每個層級的輸出被送到其它層級直至任務完成。處理器的這種組織方式能使總體的處理時間顯著縮短。

但並不是所有的指令都是獨立的。在一條簡單的管線中，完成一個指令可能需要5層。 要在最佳性能下運算，當第一個指令被執行時，這個管線需要運行隨後4條獨立的指令。如果隨後4條指令依賴於第一條指令的輸出，管線控制邏輯必須插入延遲時脈週期到管線內，直到依賴被解除。而轉發技術能顯著減少延時。憑藉多個層，雖然管線化在理論上能提高效能，優勝於無管線的內核（假設時脈也因應層的數量按比例增加），但事實上，許多指令碼設計中並不會考慮到理想的執行。