布圖設計

主要根據設計者的經驗進行元件、器件的佈置和互連設計。這種設計方式的靈活性大,布圖密度高,但設計週期長、正確性驗證困難，很難適應大規模和超大規模集成電路設計的需要。

首先根據電路和工藝條件。將電路的元件、連線、接觸孔等規定為符號，並在由工藝條件確定的網格上用這些符號描述電路元件及其互連關係，然後由計算機軟件自動產生實際的芯片布圖。在設計中也可採用相對網格，用符號在網格上描述出電路的骨架圖後，由計算機軟件進行布圖空間的壓縮併產生實際芯片布圖。這種設計方式可縮短作圖和數字化的週期並可獲得布圖密度較高的設計結果。

將 MOS電路的晶體管“嵌入“到互連線中，以提高芯片的布圖密度。設計時把同時起連接和 MOS晶體管柵作用的多晶硅條（或鋁線條）平行地排列成陣列的列。這些列一般對應於電路的輸入、輸出線。電路中相互並聯或串聯的晶體管的擴散區，通過擴散條或金屬條連接起來構成陣列的行。在擴散區與多晶硅的交點處可形成電路的晶體管。電路所需的其他互連線，可用金屬條或擴散條完成。

通常是面向隨機組合邏輯電路。設計時，通過邏輯轉換將電路等價地轉換成一個規則的陣列式電路，使電路的輸出成為輸入的“與-或”函數。這樣,電路就可用一個(或多個)“與”矩陣－“或”矩陣表示。電路的布圖設計也就轉化為規則的陣列式電路的設計（如只讀存儲器）,見圖3。在給出陣列的編碼表以後，布圖可由計算機自動地完成。由於轉換得到的陣列一般是相當稀疏的，芯片布圖密度就比較低，往往需要對設計結果進行分段“摺疊”優化,壓縮冗餘的布圖面積,以提高布圖密度。

利用預先設計好的標準單元進行電路布圖設計。標準單元在電學上可以是一個邏輯門或觸發器等功能子電路。這些單元的高度相同，長度不同。所有的輸入、輸出接點排列在單元的上、下一邊或兩邊上。地線和電源線排列在單元的左右兩邊。布圖設計時,計算機根據電路的互連關係將單元成行地排列，行內單元的地線、電源線同時實現了互連，電路單元的其他互連在單元行間和兩端的佈線通道區中間完成,一般採用雙層佈線,可由計算機軟件自動完成。單元行間的距離可根據佈線的實際需要進行調整。這是一種自動化設計方式，設計週期短，但布圖密度低於人工設計方式。

利用預先製造好的“母片”進行電路布圖設計。通常母片上以陣列形式排列着大小、形狀相同的待互連的基本單元（一般為邏輯門）。設計時，首先根據電路的互連要求進行單元分配，使電路的單元與母片上一個或若干個固定的基本單元建立對應關係。然後，在基本單元間的佈線區內實現單元間所需的互連，其主要設計過程可由計算機自動完成，設計週期短。除佈線有關的工藝步驟外，其他工藝步驟（母片的製備）都可在具體的電路布圖設計前成批地完成。因此，在布圖設計完成後設計者可很快地得到所需的芯片。由於利用預先製備的母片，通常在芯片上有較多的冗餘單元，布圖密度較低；對於複雜的電路，不能保證自動地完成全部所需的互連，往往需要對少數剩線再進行人工設計。

利用預先設計好的功能單元電路進行布圖設計。單元的形狀和大小可以是任意的（一般為矩形）。互連接點排列在單元的邊界上。布圖設計時，根據互連要求和單元的形狀、大小進行單元的佈置。然後，在功能單元間的佈線區中實現單元間的互連。設計結果具有較高的布圖密度。

可分為自頂向下和自底向上兩個設計過程。

在自頂向下設計過程中，先把電路劃分為若干個大小不同、互連關係比較鬆散的子電路，並根據各子電路和總的設計要求概略地確定出各子電路的布圖設計結果的形狀、大小和位置。然後，分別根據各子電路的性質選用適當的設計方式進行布圖設計，並儘可能使設計結果滿足上一級設計提出的形狀、大小和引出接點位置等要求。在子電路的布圖設計中還可以繼續分級，最後完成各子電路的互連而獲得所需芯片的布圖設計。

在自底向上設計過程中，首先根據子電路自身的要求進行最低一級子電路的設計。然後，根據設計結果的形狀、大小和相互間的連接關係,決定其各自的位置,實現互連而形成上一級的子電路布圖結果。繼續上述過程，直至完成整個電路的布圖設計。