串並轉換

串行數據輸出是將組成數據和字符的碼元按時序逐位予以傳輸，並行數據傳輸是將固定位數（通常為8位或16位等）的數據和字符碼元同時傳輸至接收端，串並轉換是完成這兩種傳輸方式之間轉換的技術。

例如：需要傳輸的數據有32bit，用串行傳輸則需要32個時鐘週期完成傳輸，如果用8位並行傳輸，則32bit數據只需要4個時鐘週期就可以完成傳輸。

此配置允許從串行格式轉換為並行格式。串行輸入數據，如上面的SISO部分所述。一旦數據被輸入，它可以在每個輸出同時讀出，或者它可以被移出。

在該配置中，每個觸發器是邊沿觸發的。所有觸發器以給定的時鐘頻率工作。每個輸入位在N個時鐘週期後下降到第N個輸出，導致並行輸出。

在並行輸出在串行加載過程期間不應改變的情況下，期望使用鎖存或緩衝的輸出。在鎖存的移位寄存器中，串行數據首先被加載到內部緩衝寄存器中，然後在接收到加載信號時，緩衝寄存器的狀態被複制到一組輸出寄存器中。通常，串行輸入/並行移位寄存器的實際應用是將數據從單線上的串行格式轉換為多線上的並行格式。

該配置具有以並行格式在線D1至D4上輸入的數據，D1是MSB。 要將數據寫入寄存器，寫/移位控制線必須保持低電平。 為了移位，W / S控制線變為高電平並且寄存器被鎖定時。 該裝置用作SISO移位寄存器，其中D1作為數據輸入。 只要時鐘週期數不超過數據串的長度，數據輸出Q將按順序讀出並行數據。

1、基於FPGA的多路高速串並轉換器設計

高速串並轉換器的設計是FPGA設計的一個重要方面,傳統設計方法由於採用FPGA的內部邏輯資源來實現,從而限制了串並轉換的速度。該研究以網絡交換調度系統的FGPA驗證平台中多路高速串並轉換器的設計為例,詳細闡述了1:8DDR模式下高速串並轉換器的設計方法和16路1:8串並轉換器的實現。結果表明,採用Xilinx Virtex-4的ISERDES設計的多路串並轉換器可以實現800Mbit/s輸入信號的串並轉換,並且減少了設計複雜度,縮短了開發週期,能滿足設計要求。 ^[1] 

2、基於高速LVDS的串並轉換電路設計與研究

基於ANSI/TIA/EIA-644標準，研究了基於高速LVDS的串並轉換電路。在此基礎上，根據功能將其分為LVDS接收電路和串並轉換電路兩個主要模塊。在LVDS接收電路中，通過ESD保護電路、軌對軌放大電路、遲滯比較電路、整形緩衝電路和失效保護電路的設計，完成了將2.5Gbps的LVDS信號轉化為CMOS信號的工作。仿真結果表明，整個LVDS接收電路的延時為0.45ns，上升時間為0.04ns，下降時間為0.03ns，佔空比為37∶36，滿足設計要求。在串並轉換電路中，為了滿足高速和低時鐘的要求，採用一種樹型結構和移位寄存器結構級聯的串並轉換電路。通過佔空比為1∶4的5分頻器、樹型結構串並轉換電路和移位寄存器結構串並轉換電路的設計，將1路2.5Gbps的數據轉化為10路250Mbps的數據。仿真結果表明，整個串並轉換電路的功能正確，滿足設計要求。 ^[2]