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可測性設計
鎖定
可測性設計(design for testability,DFT)是在微電子芯片產品設計中加入了先進的測試設計,使得所涉及芯片的製造測試、開發和應用變得更為容易和便宜。
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- 中文名
- 可測性設計
- 外文名
- design for testability
- 所屬學科
- 電子技術
- 簡 稱
- DFT
- 原 理
- 轉變測試思想
- 目 的
- 實現電路可測量性、可控制性等
可測性設計背景
隨着集成電路複雜程度的提高和特徵尺寸日益縮小,測試已成為需要迫切解決的問題,特別是進入深亞微米以及超高集成度的發展階段以來,VLSI的測試費用和難度大幅度提高。據報道,隨着VLSI集成度的提高,測試費用可達到製造成本的50%以上,Prime研究集團報告稱,2000年半導體行業在數字集成電路與系統級芯片測試儀器上的花費是49億美元,測試費用則更高。按照ITRS(International Technology Roadmap for Semiconductors)的研究,到2014年晶體管的測試成本要大於其製造成本。
隨着技術的快速發展和市場競爭的加劇,產品市場壽命相對於開發週期變得越來越短,測試對產品的上市時間和開發週期將會有越來越大的影響。
測試已成為制約VLSI特別是SOC設計和應用的一個關鍵因素,隨着VLSI電路規模的增大、複雜程度的提高,芯片的引腳相對門數減少,使得電路的可控性和可觀測性係數降低,電路測試變得十分複雜和困難,測試生成的費用也呈指數增長,傳統的測試方法已難以全面而有效地驗證複雜集成電路設計與製造的正確性,從而導致了可測試性設計的方法的出現。
可測性設計原理
可測性設計的基本原理是:轉變測試思想,將輸入信號的枚舉與排列的測試方法(即完全測試),轉變為對電路內各個節點的測試,即直接對電路硬件組成單元進行測試,降低測試的複雜性。具體實現方法包括將複雜的邏輯電路分塊;採用附加邏輯和電路使測試生成容易,並能覆蓋全部的硬件節點;添加自檢測模塊,使測試具有智能化和自動化。當前可測試性設計已經成為一個現代數字系統設計中必不可少的成分,然而,由於它對設計本身增加了硬件開銷,也會在不同程度上影響系統的性能,因此必須慎重考慮。另外,可測性設計的測試生成通常是針對門級器件的外節點,而不是直接針對晶體管級。雖然直接針對晶體管級生成測試具有更高的定位精度,但測試的難度與工作量也大大增加。
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可測性設計目的
可測性設計方法
常用的可測性設計方法包括基於掃描鏈(scan chain)的測試方法和內建自測試電路(built-in self-test,BIST)。
基於掃描鏈的測試方法是通過建立專門掃描鏈電路為每個寄存器提供可觀察性和可控制性,它通過對寄存器的控制將複雜的時序邏輯設計劃分為完全隔離的組合邏輯塊,從而簡化了測試過程。基於掃描鏈的測試方法又分為兩種:一種是芯片內部寄存器的掃描鏈,用於測試芯片內部製造缺陷,另一種是芯片I/O端口的掃描鏈,又稱為邊界掃描設計(boundary scandesign),用於測試系統電路板級的製造缺陷。